芯动科技加入UCIe产业联盟，全球率先发布兼容UCIe标准的Chiplet解决方案

2022年08月15日

中国一站式IP和定制芯片领军企业芯动科技（INNOSILICON）宣布正式加入UCIe产业联盟，助力Chiplet标准化，致力于Chiplet创新、迭代和商用。同时，芯动自研的首套跨工艺、跨封装物理层兼容UCIe国际标准Innolink™ Chiplet解决方案，已在全球范围内率先实现兼容各种应用场景并成功商用落地。

▲Innolink™ Chiplet A/B/C实现方法

加入UCIe联盟，首发UCIe Chiplet IP，芯动科技独领风骚

Chiplet技术对当前突破AI和CPU/GPU等计算芯片的算力瓶颈具有重要战略意义，设计灵活、成本低、上市周期短，能够满足包括云端、边缘端、企业级、5G、汽车、高性能计算和移动设备等在内的整个计算领域，对算力、内存、存储和互连日益增长的高需求。此前，全球十大行业巨头组成了UCIe（Universal Chiplet Interconnect Express）产业联盟，携手推动Chiplet接口规范的标准化。

作为在Chiplet互联技术领域耕耘多年并率先成果产业化的IP领军企业，芯动科技是国内首批加入该联盟的厂商之一。芯动科技Chiplet架构师高专认为，“Chiplet联盟的成立将形成开放互连的局面，统一标准将实现更强的赋能。但想要制定标准必须有领先的技术以及足够的销量，国内在这方面比较薄弱，加入UCIe产业联盟是芯动致力于推动Chiplet商用进程、提高国内企业在Chiplet市场声量的重要一步。”

▲多芯粒互联的Chiplet技术是实现高性能异构系统的发展趋势

近年来，Chiplet概念开花结果，AMD、苹果和英伟达等国际巨头都发布了标志性的Chiplet旗舰产品，并在各个应用领域取得极大成功。国内上下游企业也将之视为传统半导体产业链重构的新机遇，诸多厂商正积极开发相关产品，然而商用成果寥寥无几。芯动科技可谓一枝独秀。在UCle标准推出后不到三周，芯动科技就宣布率先推出国产自主研发物理层兼容UCIe国际标准的IP解决方案-Innolink™ Chiplet，这是国内首套跨工艺、跨封装的Chiplet连接解决方案，且已在先进工艺上量产验证成功，俨然成为全球Chiplet市场的一颗亮眼新星，也成为芯动加入国际UCIe标准制定的敲门砖。

Innolink™ Chiplet“押中题”，全球率先量产商用

能够在UCIe标准发布同一时间宣布首发兼容UCIe国际标准的Chiplet解决方案，听起来像押中高考大题的故事。对此，芯动科技Chiplet架构师高专表示，“芯动在Chiplet技术领域积累了大量的客户应用需求经验，并且和台积电、intel、三星、美光等业界领军企业有密切的技术沟通和合作探索，两年前就开始了Innolink™ Chiplet的研发工作，率先明确InnolinkB/C基于DDR的技术路线，并于2020年的Design Reuse全球会议上首次向业界公开Innolink A/B/C技术。得益于正确的技术方向和超前的布局规划，Innolink™ 的物理层与UCIe的标准保持一致，成为国内始发、世界先进的自主UCIe Chiplet解决方案。”

▲UCIe定义不同封装标准的主要性能指标

DDR技术满足多芯粒互联的高密度、低功耗、低延迟等综合需求，可使多芯粒像单芯粒一样工作，单芯粒总线延展至多芯粒。因此，芯动在Innolink-B/C 采用了DDR的方式实现，提供基于GDDR6/LPDDR5技术的高速、高密度、高带宽连接方案。标准封装使用MCM传统基板或短距PCB作为Chiplet互联的介质，具备成本便宜、集成容易等特点，是对成本较为敏感的Chiplet应用场景首选；先进封装如Silicon Interposer，具备密度高、功耗低、成本高等特点，则是对价格不敏感的高性能应用场景首选。在UCIe定义正式发布前，Innolink-B/C就提前实现了这两种封装场景的应用，验证了其对市场前景和Chiplet技术趋势的准确判断。

▲ UCIe的Chiplet架构分层和先进、标准封装定义

图中显示UCIe分了3个层次，Protocol Layer协议层、Die to Die Adapter互联层、Physical Layer物理层。其中协议层就是类似常用的PCIE、CXL等上层协议，底层的Die to Die Adapter和PHY物理层，即是和Innolink™ Chiplet同样的实现方式。

▲ Innolink B在跨13cm长距PCB和封装下的20Gbps单端信号实测眼图

高专表示，“UCle发布时我们就注意到，UCIe规范中有标准封装和先进封装两种规格，并且这两种规格同芯动科技的Innolink B/C在思路和技术架构非常类似，都是针对标准封装和先进封装单独定义IO接口，都是单端信号，都是forward clock，都有Data valid信号，都有side band通道。基于Innolink B/C两年多的研发和18Gbps/21Gbps的GDDR6/6X研发量产经验，芯动科技迅速发布了兼容UCIe两种规格的IP产品，可以赋能国内外芯片设计公司，帮助他们快速推出兼容UCIe标准的Chiplet产品。芯动科技的Chiplet解决方案不仅支持标准封装和先进封装，还可以支持短距PCB场景，而且在多种应用场景下，芯动的Chiplet方案比传统的Serdes方案都有延时、功耗、以及带宽密度的优势。”围绕着Innolink™ Chiplet技术，芯动同时还提供封装设计、可靠性验证、信号完整性分析、DFT、热仿真、测试方案等整套解决方案。

▲Innolink™ Chiplet广泛应用于高性能计算芯片量产

目前，Innolink™ Chiplet方案不仅用在风华1号数据中心GPU上，实现了性能翻倍，还被授权给了众多合作伙伴和客户。通过复用芯动科技的国产Innolink™ Chiplet技术，芯片设计企业和系统厂商能够快速便捷地实现多Die、多芯片之间的互连，有效简化了设计流程。

十六年厚积薄发，领跑Chiplet水到渠成

凡事预则立，不预则废。“押中题”往往不是运气眷顾，而是“功夫不负有心人”的成竹在胸。能够准确地把握Chiplet技术方向，前瞻性地完成设计验证，与后来推出的UCIe技术方向一致，无疑是芯动技术团队长期投入和耕耘的成果，离不开芯动在高速接口领域的深厚积累和授权量产经验的持续领先。

Innolink™背后的技术极为复杂，正因为芯动掌握了GDDR6/6X、LPDDR5/5X、DDR5/4、HBM3/HBM2E、32G/56G SerDes、基板和Interposer设计方案、高速信号完整性分析、先进工艺封装、测试方法等等世界前沿的核心技术，并且经过大量客户需求落地和量产验证迭代，累计流片200次以上的验证经验，高端IP出货超60亿颗的量产应用。尤其在DDR系列高带宽技术上，芯动科技堪称业界天花板，不久前发布以先进FinFet工艺量产了全球最快的LPDDR5/5X/DDR5 IP一站式解决方案，首次在普通PCB长距离上实现内存颗粒过10Gbps的访问速率。对创新的不断追求和底层技术的长期积淀，铸就了芯动在高性能领域的洞察力和核心竞争力。

▲Innolink™ Chiplet内部实现的基础技术盘点

芯动的先进IP技术，一方面引领行业技术的创新，塑造半导体企业的全球化长远发展视野，另一方面填补高性能芯片的应用空白，助力国内高端芯片发展。这也是芯动科技能先人一步实现Chiplet商用落地、跻身UCIe国际联盟之列的根源。